Особенности применения плис при обработке сигналов высокоскоростных АЦП

В статье показана возможность увеличения скорости обработ­ки сигналов высокоскоростных АЦП с использованием ПЛИС FPGA выше пределов, определяемых логической структурой ПЛИС.

Последние достижения в разработке высо­коскоростных аналогово-цифровых преобра­зователей позволяют улучшить технические характеристики различной аппаратуры: те­лекоммуникационной, медицинской, косми­ческой и др. В этой связи особую ценность приобретает умение разработчиков обеспе­чить оптимальную связь широкополосных аналоговых цепей с высокоскоростными устройствами цифровой обработки сигналов.

Одним из способов решения этой задачи яв­ляется применение ПЛИС FPGA, позволяю­щих реализовать последние достижения в области высокоскоростного преобразования и цифровой обработки сигналов. Сочетая особен­ности архитектуры ПЛИС FPGA с технологией параллельной обработки данных, можно до­стичь скорости работы ПЛИС, превышающей пределы, определяемые их логической струк­турой.

НЕМНОГО ТЕОРИИ

При преобразовании аналоговых сигналов в цифровую форму желательно использовать та­кой АЦП, который может оцифровывать сиг­налы с частотой f_S, превышающей минималь­ную тактовую частоту, определяемую теоремой Котельникова и равную удвоенной максималь­ной частоте сигнала f_B. Например, цифровой ресивер для беспроводной сети стандарта LTE (Long Term Evolution) позволяет оцифровывать аналоговый сигнал с частотой 122.88 МГц, в то время как минимально допустимая частота вы­борок сигнала основной полосы частот состав­ляет 7.68 МГц. Квантование с повышенной ча­стотой позволяет распределить энергию помех квантования в более широкой полосе частот и уменьшить тем самым их мощность в полосе частот сигнала (рис. 1). Пропустив сигнал че­рез цифровой фильтр, можно получить допол­нительный выигрыш в отношении “сигнал-шум”.

Рис. 1. Ширина спектров сигнала и шума при fS = 4fB

После того как сигнал оцифрован с повы­шенной тактовой частотой и поступил в ПЛИС, перед его дальнейшей обработкой же­лательно уменьшить число выборок, что поз­волит сэкономить ресурсы ПЛИС, сократить объем вычислений и, как следствие, облегчить временное согласование различных операций обработки. Операцию уменьшения числа вы­борок сигнала называют децимацией.

Зависимость между спектрами квантован­ного сигнала до децимации (Х) и после нее (Y_D) выражается уравнением:

Как видно из рис. 2, повторяющиеся копии спектра исходного сигнала, отстоящие друг от друга на расстоянии f_S, в процессе децимации расширяются в D раз, где D – коэффициент децимации. В результате в спектре сигнала по­являются дополнительные компоненты, вызы­вающие искажение его формы. Таким обра­зом, только уменьшение тактовой частоты сво­дит на нет все преимущества, получаемые при квантовании сигнала с повышенной частотой.

Рис. 2. Спектр оцифрованного сигнала до децимации (а) и после нее (б)

Чтобы исключить возможность появления этих компонентов, децимацию необходимо вы­полнять одновременно с цифровой фильтраци­ей, отсекающей нежелательные составляющие спектра. Устройством, сочетающим обе эти функции, является цифровой фильтр-децима- тор (или прореживающий фильтр).

ПОЛИФАЗНЫЕ ФИЛЬТРЫ

Хотя каскадное соединение фильтра и деци­матора (рис. 3) обеспечивает выполнение не­обходимых функций, существует более про­стая топология фильтра-дециматора, основан­ная на полифазном разложении. Такой фильтр состоит из субфильтров, число которых равно коэффициенту децимации (рис. 4).

Рис. 3. Каскадное соединение фильтра и дециматора

Рис. 4. Принцип построения полифазного фильтра-дециматора

По сравнению с каскадным соедине­нием фильтра и дециматора преимуще­ство полифазного фильтра-дециматора состоит в том, что вычисления в нем выполняются параллельно, причем каждый субфильтр работает с тактовой частотой, в D раз меньшей исходной.

Элементы задержки, распределяю­щие выборки сигнала поочередно на каждый из дециматоров, часто изобра­жают в виде коммутатора (рис. 5). Кроме того, выборки сигнала можно пропустить через сдвиговый регистр с числом отводов, равным D, и подать их на вход полифазных фильтров бло­ками с более низкой тактовой часто­той (рис. 6).

Рис. 5. Традиционная схема фильтра-дециматора с 4 субфильтрами

Рис. 6. Фильтр-дециматор с преобразователем последовательного кода в параллельный

Такая схема, функционально экви­валентная сочетанию элементов за­держки и дециматоров, может оказать­ся более предпочтительной при реализации полифазных фильтров на ПЛИС компа­нии Xilinx серий Virtex-6 и Spartan-6 благода­ря наличию в них преобразователей последова­тельного кода в параллельный.

ПРЕОБРАЗОВАТЕЛИ КОДА И БЛОКИ DSP48

В каждом блоке ввода/вывода ПЛИС FPGA серий Virtex-6 и Spartan-6 имеются специали­зированные преобразователи последователь­ного кода в параллельный (ISERDES). Их наличие позволяет избежать проблем син­хронизации, которые могут возникнуть при построении подобных преобразователей на ос­нове логической структуры FPGA. Разрабо­танные для высокоскоростных приложений с синхронизацией источника сигнала, эти пре­образователи позволяют реализовать эффек­тивный полифазный дециматор, способный об­рабатывать данные с выхода высокоскоростно­го АЦП, поступающие с частотой более 1 ГГц. Столь высокая скорость недостижима для де­циматора, реализованного на логической структуре FPGA.

В дополнение, FPGA серий Virtex-6 и Spar­tan-6 содержат специализированные блоки DSP48E1/A1, оптимизированные для эффек­тивной обработки цифровых сигналов. Кроме того, что эти блоки позволяют избежать до­полнительных проблем синхронизации, воз­никающих при обработке цифровых сигналов с помощью логической структуры FPGA, они также отличаются очень малым энергопотреблением. Такие блоки – идеальные компоненты для построения полифазных фильтров.

Оптимальная схема дециматора со­держит блоки DSP48, работающие на частоте, близкой к максимальной (для DSP48E1 f_max=600 МГц, класс скоро­сти 1; для DSP48A1 f_max=390 МГц, класс скорости 4). Например, пер­вая ступень дециматора на ПЛИС Virtex-6 для обработки выходного сигнала АЦП с частотой выборок 1 ГГц может содержать 2 субфильтра, каждый из которых работает с такто­вой частотой 500 МГц (рис 7, а).

В ПЛИС FPGA серии Spartan-6 сигнал такого же АЦП может быть обработан дециматором с четырьмя субфильтрами, работающими с тактовой час­тотой 250 МГц (рис. 7, б).

Рис. 7. Фильтры-дециматоры на ПЛИС FPGA серий Virtex-6 (а) и Spartan-6 (б)

Для обработки выходных сигналов более скоростных АЦП можно использовать децима­торы с увеличенным коэффициентом децима­ции, содержащие больше параллельно вклю­ченных субфильтров, каждый из которых ра­ботает с более низкой, чем исходная, тактовой частотой.

ПОЛИФАЗНЫЙ ИНТЕРПОЛЯТОР

Иногда возникают ситуации, при которых необходимо увеличить частоту выборок мгно­венных значений сигнала. Этот процесс изве­стен как интерполяция. Например, в кабель­ном модеме для увеличения частоты выборок сигнала основной полосы частот, поступающе­го на высокоскоростной ЦАП, обычно исполь­зуют цифровой интерполятор на основе FPGA. Это вызвано тем обстоятельством, что с повы­шением частоты выборок на входе ЦАП умень­шается уровень помех в спектре выходного сигнала. Это упрощает задачу фильтрации это­го сигнала и улучшает отношение “сигнал/ шум”.

Как и в случае применения дециматора, по- лифазный фильтр-интерполятор имеет пре­имущества по сравнению с каскадным соеди­нением интерполятора и фильтра. Здесь суб­фильтры работают с более низкой частотой, что упрощает задачу синхронизации.

Используя специализированные преобразователи параллельного кода в последовательный (OSERDES), имеющиеся в блоках ввода/вывода ПЛИС серий Virtex-6 и Spartan-6, можно создавать эффективные фильт­ры-интерполяторы с минимальным участием логической структуры FPGA. На рис. 8 показан четырехэле­ментный полифазный фильтр-интер­полятор на ПЛИС Spartan-6, с выхода которого сигналы с частотой 1 ГГц поступают на вход ЦАП.

Рис. 8. Фильтр-интерполятор на ПЛИС FPGA серии Spartan-6

Для оказания помощи инженерам в опти­мизации схем полифазных фильтров компа­ния Xilinx выпускает компилятор КИХ- фильтров: “LogiCORE IP FIR Compiler”.

ЗАКЛЮЧЕНИЕ

В устройствах, в которых выполняется цифровая обработка сигналов высокоскорост­ных преобразователей, часто используют по- лифазные цифровые фильтры. В статье пока­зан один из эффективных способов реализации этих фильтров, основанный на уникальных особенностях ПЛИС FPGA серий Virtex-6 и Spartan-6.

Вопросы, рассмотренные в данной статье, обсуждались на семинаре “FPGA-Based System Design with High-Speed Data Converters” (про­ектирование систем с высокоскоростными пре­образователями на основе ПЛИС FPGA), орга­низованном компаниями Avnet Electronics Marketing и Texas Instruments.