В статье показана возможность увеличения скорости обработки сигналов высокоскоростных АЦП с использованием ПЛИС FPGA выше пределов, определяемых логической структурой ПЛИС.
Последние достижения в разработке высокоскоростных аналогово-цифровых преобразователей позволяют улучшить технические характеристики различной аппаратуры: телекоммуникационной, медицинской, космической и др. В этой связи особую ценность приобретает умение разработчиков обеспечить оптимальную связь широкополосных аналоговых цепей с высокоскоростными устройствами цифровой обработки сигналов.
Одним из способов решения этой задачи является применение ПЛИС FPGA, позволяющих реализовать последние достижения в области высокоскоростного преобразования и цифровой обработки сигналов. Сочетая особенности архитектуры ПЛИС FPGA с технологией параллельной обработки данных, можно достичь скорости работы ПЛИС, превышающей пределы, определяемые их логической структурой.
НЕМНОГО ТЕОРИИ
При преобразовании аналоговых сигналов в цифровую форму желательно использовать такой АЦП, который может оцифровывать сигналы с частотой fS, превышающей минимальную тактовую частоту, определяемую теоремой Котельникова и равную удвоенной максимальной частоте сигнала fB. Например, цифровой ресивер для беспроводной сети стандарта LTE (Long Term Evolution) позволяет оцифровывать аналоговый сигнал с частотой 122.88 МГц, в то время как минимально допустимая частота выборок сигнала основной полосы частот составляет 7.68 МГц. Квантование с повышенной частотой позволяет распределить энергию помех квантования в более широкой полосе частот и уменьшить тем самым их мощность в полосе частот сигнала (рис. 1). Пропустив сигнал через цифровой фильтр, можно получить дополнительный выигрыш в отношении “сигнал-шум”.
Рис. 1. Ширина спектров сигнала и шума при fS = 4fB
После того как сигнал оцифрован с повышенной тактовой частотой и поступил в ПЛИС, перед его дальнейшей обработкой желательно уменьшить число выборок, что позволит сэкономить ресурсы ПЛИС, сократить объем вычислений и, как следствие, облегчить временное согласование различных операций обработки. Операцию уменьшения числа выборок сигнала называют децимацией.
Зависимость между спектрами квантованного сигнала до децимации (Х) и после нее (YD) выражается уравнением:
Как видно из рис. 2, повторяющиеся копии спектра исходного сигнала, отстоящие друг от друга на расстоянии fS, в процессе децимации расширяются в D раз, где D – коэффициент децимации. В результате в спектре сигнала появляются дополнительные компоненты, вызывающие искажение его формы. Таким образом, только уменьшение тактовой частоты сводит на нет все преимущества, получаемые при квантовании сигнала с повышенной частотой.
Рис. 2. Спектр оцифрованного сигнала до децимации (а) и после нее (б)
Чтобы исключить возможность появления этих компонентов, децимацию необходимо выполнять одновременно с цифровой фильтрацией, отсекающей нежелательные составляющие спектра. Устройством, сочетающим обе эти функции, является цифровой фильтр-децима- тор (или прореживающий фильтр).
ПОЛИФАЗНЫЕ ФИЛЬТРЫ
Хотя каскадное соединение фильтра и дециматора (рис. 3) обеспечивает выполнение необходимых функций, существует более простая топология фильтра-дециматора, основанная на полифазном разложении. Такой фильтр состоит из субфильтров, число которых равно коэффициенту децимации (рис. 4).
Рис. 3. Каскадное соединение фильтра и дециматора
Рис. 4. Принцип построения полифазного фильтра-дециматора
По сравнению с каскадным соединением фильтра и дециматора преимущество полифазного фильтра-дециматора состоит в том, что вычисления в нем выполняются параллельно, причем каждый субфильтр работает с тактовой частотой, в D раз меньшей исходной.
Элементы задержки, распределяющие выборки сигнала поочередно на каждый из дециматоров, часто изображают в виде коммутатора (рис. 5). Кроме того, выборки сигнала можно пропустить через сдвиговый регистр с числом отводов, равным D, и подать их на вход полифазных фильтров блоками с более низкой тактовой частотой (рис. 6).
Рис. 5. Традиционная схема фильтра-дециматора с 4 субфильтрами
Рис. 6. Фильтр-дециматор с преобразователем последовательного кода в параллельный
Такая схема, функционально эквивалентная сочетанию элементов задержки и дециматоров, может оказаться более предпочтительной при реализации полифазных фильтров на ПЛИС компании Xilinx серий Virtex-6 и Spartan-6 благодаря наличию в них преобразователей последовательного кода в параллельный.
ПРЕОБРАЗОВАТЕЛИ КОДА И БЛОКИ DSP48
В каждом блоке ввода/вывода ПЛИС FPGA серий Virtex-6 и Spartan-6 имеются специализированные преобразователи последовательного кода в параллельный (ISERDES). Их наличие позволяет избежать проблем синхронизации, которые могут возникнуть при построении подобных преобразователей на основе логической структуры FPGA. Разработанные для высокоскоростных приложений с синхронизацией источника сигнала, эти преобразователи позволяют реализовать эффективный полифазный дециматор, способный обрабатывать данные с выхода высокоскоростного АЦП, поступающие с частотой более 1 ГГц. Столь высокая скорость недостижима для дециматора, реализованного на логической структуре FPGA.
В дополнение, FPGA серий Virtex-6 и Spartan-6 содержат специализированные блоки DSP48E1/A1, оптимизированные для эффективной обработки цифровых сигналов. Кроме того, что эти блоки позволяют избежать дополнительных проблем синхронизации, возникающих при обработке цифровых сигналов с помощью логической структуры FPGA, они также отличаются очень малым энергопотреблением. Такие блоки – идеальные компоненты для построения полифазных фильтров.
Оптимальная схема дециматора содержит блоки DSP48, работающие на частоте, близкой к максимальной (для DSP48E1 fmax=600 МГц, класс скорости 1; для DSP48A1 fmax=390 МГц, класс скорости 4). Например, первая ступень дециматора на ПЛИС Virtex-6 для обработки выходного сигнала АЦП с частотой выборок 1 ГГц может содержать 2 субфильтра, каждый из которых работает с тактовой частотой 500 МГц (рис 7, а).
В ПЛИС FPGA серии Spartan-6 сигнал такого же АЦП может быть обработан дециматором с четырьмя субфильтрами, работающими с тактовой частотой 250 МГц (рис. 7, б).
Рис. 7. Фильтры-дециматоры на ПЛИС FPGA серий Virtex-6 (а) и Spartan-6 (б)
Для обработки выходных сигналов более скоростных АЦП можно использовать дециматоры с увеличенным коэффициентом децимации, содержащие больше параллельно включенных субфильтров, каждый из которых работает с более низкой, чем исходная, тактовой частотой.
ПОЛИФАЗНЫЙ ИНТЕРПОЛЯТОР
Иногда возникают ситуации, при которых необходимо увеличить частоту выборок мгновенных значений сигнала. Этот процесс известен как интерполяция. Например, в кабельном модеме для увеличения частоты выборок сигнала основной полосы частот, поступающего на высокоскоростной ЦАП, обычно используют цифровой интерполятор на основе FPGA. Это вызвано тем обстоятельством, что с повышением частоты выборок на входе ЦАП уменьшается уровень помех в спектре выходного сигнала. Это упрощает задачу фильтрации этого сигнала и улучшает отношение “сигнал/ шум”.
Как и в случае применения дециматора, по- лифазный фильтр-интерполятор имеет преимущества по сравнению с каскадным соединением интерполятора и фильтра. Здесь субфильтры работают с более низкой частотой, что упрощает задачу синхронизации.
Используя специализированные преобразователи параллельного кода в последовательный (OSERDES), имеющиеся в блоках ввода/вывода ПЛИС серий Virtex-6 и Spartan-6, можно создавать эффективные фильтры-интерполяторы с минимальным участием логической структуры FPGA. На рис. 8 показан четырехэлементный полифазный фильтр-интерполятор на ПЛИС Spartan-6, с выхода которого сигналы с частотой 1 ГГц поступают на вход ЦАП.
Рис. 8. Фильтр-интерполятор на ПЛИС FPGA серии Spartan-6
Для оказания помощи инженерам в оптимизации схем полифазных фильтров компания Xilinx выпускает компилятор КИХ- фильтров: “LogiCORE IP FIR Compiler”.
ЗАКЛЮЧЕНИЕ
В устройствах, в которых выполняется цифровая обработка сигналов высокоскоростных преобразователей, часто используют по- лифазные цифровые фильтры. В статье показан один из эффективных способов реализации этих фильтров, основанный на уникальных особенностях ПЛИС FPGA серий Virtex-6 и Spartan-6.
Вопросы, рассмотренные в данной статье, обсуждались на семинаре “FPGA-Based System Design with High-Speed Data Converters” (проектирование систем с высокоскоростными преобразователями на основе ПЛИС FPGA), организованном компаниями Avnet Electronics Marketing и Texas Instruments.
Лайкнути
Твітнути